從增強現實到人工智能、云計算再到物聯網，5G正在燃爆新技術增長，同時也在燃爆它們生成的數據量。數據量越來越大，隨之而來的是存儲和快速訪問需求，DDR5之類的技術變得空前重要。數據中心需要持續存儲、傳送和處理這些數據，推動著高速信令的極限，也給內存帶來了前所未有的測試挑戰。

具體有哪些變化？

DDR5與DDR4差別很大，實際上更像LPDDR4。DDR5共帶來9大變化：

1、速度更快！

第一個，也是最重要的一個，數據速率達到6.4 Gbps，而DDR4最高只有3.2Gbps。規范中還有一條，在未來幾年內把速度上限推高到8 Gbps以上。通道結構與LPDDR4類似，ECC中也有兩條獨立的40位通道。還有更高的預讀取、更高的突發長度和更高的行列組，這些都提高了效率，實現了高速模式。

2、寫入不再居中

DQS和DQ之間有固定的偏置，因此我們不能只在示波器上測量DQS和DQ之間的延遲，以推算出是讀還是寫。不再這么容易了！讀寫突發分隔都將變得更加復雜。

3、新的時鐘抖動測量

DDR5引入了Rj、Dj和Tj測量，代替了周期和周期間抖動測量。Rj指標在最大數據速率下變得非常緊。優秀的信號完整性對滿懷信心地測量這些參數變得至關重要。

4、反嵌在更高的DDR5數據速率下將變得非常關鍵

反嵌是一種移除探頭和內插器負載的技術，它還用來把探測點以虛擬方式從DRAM球移到DRAM芯片，以使反射達到最小。我們想看到Rx看到的是什么。為成功地創建反嵌濾波器文件或傳遞函數，要求s-par文件，而且數量很多。想法是在SOC封裝、電路板模型、DRAM封裝、內插器、探頭及IO設置中使用s-par模型，比如Tx驅動強度和Rx ODT (如有)，盡可能如實模擬DDR通道。如果沒有s-par模型，還可以使用簡單的傳輸線參數，如傳播延遲和特性阻抗，這通過在示波器屏幕上測量反射來實現。

5、我們將第一次在接收機中有Rx均衡、4階DFE

DDR5提高了數據速率，而不用把DQ總線遷移到差分信令，也就是說，DQ總線仍是單端的，與DDR3/4相同。然而，內存通道有大量的阻抗失配點，由于反射而提高了整體ISI。在數據速率超過4800 Mbps時，DRAM球的數據眼圖預計會閉合。DDR5 DRAM Rx實現了4階DFE，幫助均衡DQ信號，在接收機鎖存數據后張開數據眼圖。此外，RCD的CA Rx還需要DFE，以確保可靠地捕獲信號。

6、DDR5另一個明顯變化是包括一條環回通道

看一下DDR5的引腳圖，您會發現專用的DQS/DQ環回引腳。其用來實現獨立DRAM RX/TX表征。環回通道至關重要。事實上，我們正是通過環回通道，才知道接收機真正實時做了哪些位決策。它是所有不同接收機之間共享的一條單線，由于信號完整性差及其他原因，我們只能發回每第四個位或每第二個位，所以有充足的時間，能夠確保外部接收機或誤碼檢測器能夠以100%準確度校驗片上Rx的質量。

7、DDR5需要使用BERT和/或通用碼型發生器進行獨立DRAM Rx/Tx測試

這要求一套全新測試，包括電壓和頻率靈敏度及壓力眼圖測試，DDR3/4中是沒有這些測試的。概念很簡單，任何人都應能夠使用標準化JEDEC夾具，根據JEDEC規定的測試程序，執行標準測試，確定DRAM Rx/TX的健康狀況。

8、準確的壓力校準將成為DDR5 RX測試中的大問題

而且要獲得準確的S參數模型，這兩者都必須進行估算并測量，包括所有段。另一個關鍵特性是能夠準確地或很好地猜出測量深度及示波器記錄長度，這樣就不會浪費太多的時間。

9、DRAM Rx/Tx測試將面臨巨大的數據庫管理問題

數量龐大的s-par文件、反嵌模型和測量結果的自動化和管理，將變成一個噩夢。想象一下，不同廠商多種DIMM配置，以不同速度等級測試80多個引腳，這將非常非常困難。