CDR的背景

隨著5G/數據中心的高速發展，光傳輸向著更高速率、更低延時演進，這就要求對應的光模塊經過傳輸后盡量減小失真，以便在接收端將信號完整地再生出來。從10G長距到25G,再到50G/200G/400G PMA4，由于光纖傳輸鏈路線性/非線性效應，因此需要引入時鐘數據恢復技術（CDR：Clock Data Recovery）。

CDR的原理

時鐘恢復（CDR）的原理：

首先，利用本地產生的多相位時鐘對數據多次采樣，判斷數據比特的邊沿，并通過PLL將時鐘邊沿與其對齊，從而實現與數據同頻率、同相位時鐘的恢復。

其次，利用已同步時鐘的最優相位對輸入數據采樣，使其實現最高的輸入信噪比，并把采樣結果作為已恢復數據輸出。

時鐘是數字通信的基礎，在設備發射端，數據是根據時鐘的節拍，一拍一拍拍出來的。同樣在接收端，數據也是根據時鐘的邊沿（上升沿/下降沿）來采樣獲得的。

圖1

如果沒有時鐘做標定，一連長串的數據沒有意義，如上圖，是101，還是110011？如何解決這個問題呢？

1）隨路時鐘（trigger）, 不需要額外的時鐘恢復，但是需要多一路時鐘信道。

圖2

2）時鐘恢復，需要接收端具備時鐘恢復的能力。那么如何從串行數據中提取時鐘呢？

CDR結構組成

CDR核心--鎖相環（PLL：Phase Lock Loop）

數據經過CDR恢復的時鐘再生以后，變成理想信號，這個比較容易理解。重點就是這個時鐘是怎么恢復出來的，這個也就是CDR的核心部分，即鎖相環PLL。

圖3

鎖相環有3個部分組成：鑒相器、低通濾波器、壓控振蕩器（VCO）。

鑒相器PD（Phase Detector/phase comparator）

圖4 PD/CP示意圖

經過鑒相器以后，頻差（或者相差）再經過低通濾波器的積分，就以電壓的形式控制VCO的輸出頻率。VCO（壓控振蕩器）是一個電壓控制頻率輸出的器件。實質上這個過程就是一個電壓反饋回路：

1）當時鐘頻率低于輸入信號頻率時，電壓越來越大（PWM占空比增大，高電平占比增多），VCO輸出頻率提高，時鐘加快；

2）當時鐘頻率高于輸入信號時候，電壓越來越小（PWM占空比減小，低電平占比增多），VCO輸出頻率減小，時鐘減慢；

通過以上兩個過程，實現動態平衡，最終VCO輸出的頻率鎖定（等于）輸入信號的頻率。

圖5 頻率相位鎖定

上圖DATA IN是理想的010101電平。但是實際上數據輸入可能是11001100011100001111，有長連0，長連1的。那么此時該如何處理呢？

對于數字邏輯來說頻率最快的是0101，如果出現了長連0或者長連1以后，我們可以理解為此刻信號的頻率變低了：

經過鑒相后PD OUT有長高/長低電平，此時VCO頻率會降低，時鐘就會減慢；

時鐘減慢后，此時PD OUT又出現了高電平，又需要將時鐘變快，如此反復調節完成動態的平衡，最終時鐘鎖定。

我們知道鎖相環里面的低通濾波器是個積分器，上面出現的有限的連0和連1，不會改變VCO的電壓，因為積分器需要一定的時間才能引起VCO上電壓的變化。如果連續的連0或者連1太多，將會導致VCO上的電壓發生改變，就會引起失鎖。

PAM4的CDR

以上是基于NRZ 的CDR的介紹，到了PAM4以后，時鐘數據又怎么恢復的呢？PAM4 CDR相對于NRZ信號的CDR而言，其設計難度增大。但是其基本原理差不多，都是依據PLL實現時鐘鎖定。

圖6 PAM4 CDR結構

PAM4的時鐘提取

1）串并轉換，將25 GBaud的PAM4信號轉成4路并行的6.25 GBaud PAM4信號，并行化的好處是降低每路的波特率（速率），讓PLL更容易捕捉頻率和相位，也會獲得更好的抖動性能。

2）PD的核心部分是其前端電路 （PD-FE），它由并行的3 條數據通路和1條邊沿通路構成，而每條通路均包含了1個判決器。PD-FE中除3位判決器之外通過一種新型的積分器，用來實現前述相鄰數據的積分，并據此給出調節時鐘相位的超前（DN） /滯后（UP）信號，進而控制鎖相環路中的CP對環路濾波器（LPF）充放電流，閉環調節時鐘相位。

CDR的測試應用

1、實際測試中為什么需要CDR？

通常測試光模塊眼圖或者BER時，需要一個時鐘和被測光信號同步，才能進行眼圖或者BER測試。前面介紹了CDR的基本原理，那么實際應用中為什么需要CDR呢？

標準定義：

Ethernet IEEE 802.3,Fibre Channel, 以及OIF-CEI協議里規定，測試抖動，眼高/眼寬必須使用時鐘恢復；

測試場景需要：

針對NRZ測試方面，如果待測件環境無法提供時鐘輸出，此時則需要CDR從信號中來提取時鐘；針對PAM4測試方面，特別是400G的光模塊，成為業界關注的重點。當前400G主流的光模塊，不論是400G-FR8/LR8還是400G-FR4/DR4的實現方式其電口側都是8路53 Gbps PAM4信號。

對于400G-SR8/FR8/LR8等模塊來說，光模塊內部只是做CDR（時鐘恢復）以及電/光或光/電轉換，因此光口側與電口側一樣，也是8路53 Gbps PAM4信號。此種情況測試光眼圖BER，可以采用電口側的時鐘作為示波器的trigger（此時時鐘和光信號是同步的），也可以CDR來提取時鐘。

但是對于400G-DR4/FR4/LR4等模塊來說，光模塊內部還有Gearbox DSP芯片做了retime處理，把兩路電口輸入復用成一路信號再調制到光上，因此光口側的速率是電口側速率的2倍，即4路106 Gbps PAM4信號。此時電口側和光口側的時鐘不同步，我們則必須要用一個外部的CDR來提取時鐘，以便trigger和光信號同步，才能測試106 Gbps的光眼圖。

圖7 53G CR

2、CDR對測試的影響

a）Loop Bandwidth

PLL帶寬選擇越寬，信號越容易鎖定，容忍信號的變化范圍也大，但是輸出的抖動也大；PLL帶寬越窄，輸出抖動越小，但是信號有變化時容易失鎖。

圖8 不同BW的CR輸出

b）輸出抖動

理想情況下PLL能及時追蹤到數據跳變沿（即鎖住相位），輸出的時鐘與輸入數據同相，即抖動為零。實際情況中,當連續邊沿的抖動變化太快時，PLL不能及時追蹤到邊沿的變化，于是恢復的時鐘和數據邊沿存在抖動，它的抖動傳遞函數（Jitter Transfer Function）的頻響為高通濾波特性。這個抖動最終會傳遞到光眼圖上，影響mask margin，TDEC/TDECQ等指標。TDECQ的測試中，對CDR的要求是環路帶寬4MHz, slope 20dB/dec。

圖9 抖動傳遞

總結

隨著光通信的不斷發展，PAM4技術的引入、數字芯片在光模塊中的使用，以及后續的COBO/CPO封裝的應用，在各種測試場景里，都需要使用到CDR以確保符合規范并進行準確的測試。

引用資料： 《面向5G通信的高速PAM4 信號時鐘與數據恢復技術》