在過去25年里，微控制器的內部外設發生了巨大的變化。最初許多微控制器只包含RAM、ROM，也許還有基本的定時器。隨著微控制器的發展，更多的外設被基礎到這種單價不超過一美元的器件中。定時器/計數器、PWM和包括UART、SPI和I2C在內的標準串行接口常用于這些廉價的微控制器。另一個重大變化是32位CPU正在取代同一價格范圍的8位器件。
但是即便有如此豐富的特性，對于廉價微控制器而言，隨時都存在微控制器廠商不能迅速支持的項目專用硬件接口或新的第三方接口。往往這要求設計人員使用外部硬件或是通過位拆裂在固件中實現接口。位拆裂使用固件觸發IO端口，一般可用于實現串行接口。如果要監測端口以解碼串行數據的時候，也可以使用這種方法。無論是使用外部硬件還是位拆裂來實現接口，都會產生額外的設計成本。雖然增加外部硬件帶來的成本是明顯的，但使用軟件實現串行接口可能也會要求使用速度更快因而也更加昂貴的CPU。
大多數通用微控制器今天都支持SPI、UART和I2C接口，但仍然有很多時候，某些內部用戶可編程邏輯會非常有用。Atmel、賽普拉斯、Microchip和NXP等多家公司已經把部分用戶可定義邏輯添加到自己的部件上，用于修復部分此類問題。這些器件主要是帶附加邏輯的微控制器。CPU仍然是主要的處理器件，附加邏輯的作用是提高CPU的工作效率。這類器件常見于成本敏感性產品中，但也在低級任務中用作小型協處理器，以減輕主處理器的負擔，從而提升效率。
另一方面FPGA也正在朝著類似的目標前進，雖然是從另一個方向。賽靈思和Altera多年來一直在添加軟硬核處理器以創建片上系統。FPGA方法一般成本較高，但如果項目需要大量定制邏輯，這就是一種高成本效益的方法。這些器件對于構建ASIC、小批量產品的原型而言極具價值。這類應用的上市時間至關重要，而較大型產品需要持續的硬件靈活性。
微控制器搭配邏輯與FPGA搭配CPU，這兩種器件類型都能為現場提供硬件靈活性。一旦基于閃存的器件成為常規，現場升級就會成為標準。最早設計人員只能夠升級固件，但現在硬件（邏輯）和固件都能夠在現場輕松實現升級。從計算機鼠標到高速網絡路由器等設備均能夠重新編寫設備的固件和硬件，從而進行現場升級。
上文提及的四家公司（Atmel、賽普拉斯、Microchip和NXP）均可提供“膠連”邏輯，幫助減輕主處理器的負荷，或是無需使用外部邏輯。就提供的邏輯模塊類型和這些邏輯模塊彼此互聯的方式以及與定時器、UART和IO引腳等板載模塊互聯的方式而言，每家公司都采取了不同的方法。
因此有必要了解這些廠家各自是如何實現內部可編程邏輯的，以便為選擇最適合自己項目的解決方案做出最佳決策。只要一個簡單的內部AND或者OR門控就足以避免使用外部組件，或是改善CPU性能。所有四種方法都支持用定制邏輯門控輸入和輸出信號。這類方法可借助時鐘門控輸入，以便使用計數器測量外部時鐘頻率。這四類邏輯模塊均支持的一個簡單例子是一種調制UART輸出，使之用于IR通信的方法。在此例中，不僅有圖1所示的內部AND門控，還能夠將來自時鐘或計數器的信號及UARTTX輸出路由到AND門控。
AtmelXCL模塊內置兩個LUT（查找表）模塊，配套兩個8位定時器/計數器模塊。這兩個LUT不必連接到定時器/計數器模塊，而是與UART、EVENT模塊或IO引腳互聯。這兩個LUT可用作兩個獨立的2輸入單元或一個單獨的3輸入單元。該邏輯模塊可配置為組合邏輯，如AND、NAND、OR、NOR、XOR、XNOR、NOT或MUX功能。它們也可配置為順序邏輯功能，例如D觸發器、D鎖存器或RS鎖存器。由于能夠與其它邏輯模塊和IO引腳互聯，這些簡單的LUT模塊能夠方便地讓設計人員避免使用某些外部邏輯，或者節省CPU周期。例如AtmelXCL模塊應用手冊（AT01084）解釋了如何配置XCL模塊，以避免在產生額外CPU開銷或使用外部邏輯的情況下，為UART輸出提供曼徹斯特編碼。AVRXMEGAE器件內置一個XCL模塊。
MicrochipCLC允許用戶從八路輸入中選擇最多四個信號。這些輸入可以是兩個IO引腳、內部時鐘、外設或寄存器位的組合。這四個信號隨后路由到可編程邏輯模塊中。該邏輯模塊可編程為AND-OR、OR-XOR、4輸入AND、S-R鎖存器的8種組合之一，也可配置為4種其它觸發器組合之一。Microchip在其《可配置邏輯單元提示與技巧》應用手冊中給出了部分實例。其中的實例之一演示了如何配置這些模塊以解碼正交信號。在不使用這些額外的邏輯模塊情況下，CPU需要以高得多的速率采樣信號，才能避免正處于轉換階段的信號發生偽旋轉，讓CPU只被有效轉換中斷。MicrochipPIC10（L）F320/322器件每個都包含一個CLC模塊，而每個CLC模塊都包含四個圖3所示的模塊。
NXP提供的用戶可配置邏輯被稱為模式匹配引擎。該邏輯模塊的輸入可選擇最大八個GPIO輸入。這八個輸入可為復雜的布爾表達生成乘積項。這些輸出可用于觸發中斷，驅動特殊IO引腳，或是路由到下一個邏輯模塊或slice。其它特性則支持上升或下降信號以及反相信號的邊緣檢測。該附加硬件經配置后，只有發生復雜（或簡單）事件組合時才中斷CPU。NXPLPC81x器件內置一個模式匹配引擎。
賽普拉斯通過使用通用數字模塊或UDB，采用更先進的方法在上文介紹的其他三個廠商的方法和FPGA之間獨樹一幟。一個UDB由兩個12C4PLD和一個數據通路構成。PLD可用于控制數據通路的操作和數據流，也可用作通用邏輯和狀態機。數據通路是一種能提供8位功能（AND、OR、ADD、SUB、INC、DEC、XOR）、移位功能（左和右）以及供數據排隊的兩個4字節FIFO的定制模塊。這些模塊也可以結合在一起提供16位、24位或32位功能。
UDB的輸入和輸出可路由到任何GPIO、外設/組件IO、中斷等。UDB、固定功能模擬和數字模塊以及GPIO之間的互聯都使用數字信號接口（DSI）處理。UDB經編程可實現為任何功能，包括從簡單的邏輯門到計數器和PWM以及UART和I2C外設等通用串行接口。
就利用UDB實現設計而言，用戶可以選擇多種選項。既可把簡單的邏輯門布局在原理圖中，也可在Verilog中實現設計。還可提供定制圖形界面，無需使用Verilog即可實現設計。PSoC3、PSoC4和PSoC5系列微控制器可包含4個到24個此類邏輯模塊（UDB）。
最近我注意到Worldsemi生產的一些RGBLED很有意思。部件編號分別為WS2811、WS2812和WS2812B，但它們工作方式一致。只需要一個GPIO引腳，您就可以驅動1，000個或者更多的此類部件。這相當令人感興趣，因為我能夠用一個GPIO引腳控制如此大數量的RGBLED。連接這些LED的接口不是SPI、UART或I2C，而是定制接口。通信信號采用異步信號，每一位開始于上升沿。數據為1或0由下圖所示的高脈沖長度決定。
在編寫代碼時，我習慣于在不得不較長時間禁用中斷的地方避免阻塞代碼或條件，特別在系統中有用戶接口或是需要與其它處理器通信的情況下尤為如此。我的目的是盡量減輕CPU的負擔，讓硬件完成大部分工作，就如同今天常見的內部UART或SPI模塊所做的工作一樣。賽普拉斯PSoCUDB有幾項特性能讓這項工作變得非常簡便。每個UDB在數據通路中有兩個4字節FIFO和一個移位器。在實現UART時，您可將一個FIFO用作TX緩存，另一個用作RX緩存。對于WS2811/12，我只需要一個輸出FIFO和移位器。我決定配置硬件，為每個器件每次生成一次中斷。中斷處理器將加載24位（3字節）數據，直到FIFO為空時返回。采用這種方法，可以每30微秒中斷一次，而不必以150毫微秒或更短間隔禁用全部中斷和位拆裂。我決定使用的微控制器是賽普拉斯PSoCCY8C4245AXI。該微控制器大批量采購價格約為一美元，有四個UDB，運行頻率為48MHz，足以滿足此項工作所需的速度和硬件要求。
設計使用了PSoC提供的四個UDB中的兩個。一個用于使用FIFO緩沖數據和移位數據，這樣每個器件的全部24位（3字節）可一次性寫入。第二個UDB可使用兩個比較輸出創建PWM。一個比較輸出用于創建邏輯0，另一個用于創建邏輯1。該串行數據可用于控制數字多路復用器，選擇波形1或0。敬請參見下圖10的方框圖。
接下來的工作是明確這一附加硬件能為設計節省多少CPU開銷。以1，000個LED組成的陣列為例，其刷新頻率為30Hz。如果設計使用固件對接口進行位拆裂操作，會差不多占用100%的CPU資源。使用PSoC器件中的可編程硬件仍然可以做到每30微秒中斷一次，雖然這也是較重的負荷，但運行在48MHz的ARMCortex-M0足以應付。為測試CPU開銷，我創建了一個簡單的環路，以大約30Hz的頻率刷新顯示器。在主環路中，我觸發了一個引腳，然后使用示波器計算40毫秒內的觸發數量。然后我禁用中斷，再次運行項目，并比較結果。與使用固件中的位拆裂造成的幾乎100%的CPU占用相比，持續顯示刷新只占用大約12%的CPU資源。這樣另外88%的CPU周期可用于外部通信和用戶界面。如果為設計添加DMA，該開銷可能會從12%下降到2%或更低。我使用的最廉價PSoC（約1美元）只包含UDB但未包含DMA，不過一些較大型的部件確實內置有DMA。
隨后我實際制作了一個由6016個LED（960個LED）網格組成的真正RGBLED板，用于測試該組件。該組件的運行符合預期，可用作顯示基本的直線、矩形、圓圈以及文本的圖形界面。
