本文將考察一個簡單的大規(guī)模天線陣列示例，借以探討毫米波無線電的最優(yōu)技術(shù)選擇。現(xiàn)在深入查看毫米波系統(tǒng)無線電部分的框圖，我們看到一個經(jīng)典超外差結(jié)構(gòu)完成微波信號到數(shù)字信號的變換， 然后連接到多路射頻信號處理路徑，這里主要是運用微波移相器和衰減器來實現(xiàn)波束賦形。 傳統(tǒng)上，毫米波系統(tǒng)是利用分立器件構(gòu)建，導致其尺寸較大且 成本較高。這樣的系統(tǒng)里面的器件使用CMOS、SiGe BiCMOS和 GaAs等技術(shù)，使每個器件都能得到較優(yōu)的性能。例如，數(shù)據(jù)轉(zhuǎn)換器現(xiàn)在采用CMOS工藝開發(fā)，使采樣速率達到GHz范圍。上下變頻和波束賦形功能可以在SiGe BiCMOS中有效實現(xiàn)。根據(jù)系統(tǒng)指標要求，可能需要基于GaAs功率放大器和低噪聲放大器，但如果 SiGe BiCMOS能夠滿足要求，利用它將能實現(xiàn)較高的集成度。

對于5G毫米波系統(tǒng)，業(yè)界希望將微波器件安裝在天線基板背面，這要求微波芯片的集成度必須大大提高。例如，中心頻率為 28 GHz的天線的半波陣子間距約為5 mm。頻率越高，此間距越小，芯片或封裝尺寸因而成為重要考慮因素。理想情況下，單波束的整個框圖都應當集成到單個IC中；實際情形中，至少應將上下變頻器和RF前端集成到單個RFIC中。集成度和工藝選擇在某種程度上是由應用決定的，在下面的示例分析中我們將體會到這一點。

示例分析：天線中心頻率為28 GHz， EIRP為60 dBm

此分析考慮一個典型基站天線系統(tǒng)，EIRP要求為60 dBm。使用如下假設條件：

- 天線陣子增益 = 6 dBi（瞄準線）

- 波形PAPR = 10 dB（采用QAM的OFDM）

- P1dB時的功率放大器PAE = 30%

- 發(fā)射/接收開關(guān)損耗 = 2 dB

- 發(fā)射/接收占空比 = 70%/30%

- 數(shù)據(jù)流 = 8

- 各電路模塊的功耗基于現(xiàn)有技術(shù)。

該模型以8個數(shù)據(jù)流為基礎來構(gòu)建，連接到不同數(shù)量的RF鏈。模型中的天線數(shù)量以8的倍數(shù)擴大，最多512個元件。

圖2顯示了功率放大器線性度隨著天線增益提高而變化的情況。注意：由于開關(guān)損耗，放大器的輸出功率要比提供給天線的功率高2 dB。當給天線增加元件時，方向性增益隨著X軸對數(shù)值提高而線性提高，因此，各放大器的功耗要求降低。

為了便于說明，我們在曲線上疊加了技術(shù)圖，指示哪種技術(shù)對不 同范圍的天線元件數(shù)量最佳。注意：不同技術(shù)之間存在重疊，這 是因為每種技術(shù)都有一個適用的值范圍。另外，根據(jù)工藝和電路設計實踐，具體技術(shù)可以實現(xiàn)的性能也有一個范圍。元件非常少時，各鏈需要高功率PA（GaN和GaAs），但當元件數(shù)量超過200時， P1dB降到20dBm以下，處于硅工藝可以滿足的范圍。當元件數(shù)量 超過500時，PA性能處于當前CMOS技術(shù)就能實現(xiàn)的范圍。

現(xiàn)在考慮元件增加時天線Tx系統(tǒng)的功耗，如圖3所示。同預期一樣，功耗與天線增益成反比關(guān)系，但有一個限值。超過數(shù)百元件時，PA的功耗不再占主導地位，導致效益遞減。

整個系統(tǒng)的功耗如圖4所示（包括發(fā)射機和接收機）。同預期一樣，接收機的功耗隨著RF鏈的增加而線性提高。若將不斷下降的Tx功耗曲線疊加在不斷上升的Rx功耗曲線上，我們會觀察到一個最低功耗區(qū)域。

本例中，最低值出現(xiàn)在大約128個元件時。回顧圖2給出的技術(shù)圖，要利用128個元件實現(xiàn)60dBm的EIRP，最佳PA技術(shù)是GaAs。

雖然使用GaAs PA可以實現(xiàn)最低的天線功耗和60dBm EIRP，但這可能無法滿足系統(tǒng)設計的全部要求。前面提到，很多情況下要求將RFIC放在天線元件的λ/2間距以內(nèi)。使用GaAs發(fā)射/接收模塊可提供所需的性能，但不滿足尺寸約束條件。為了利用GaAs發(fā)射/接收模塊，需要采用其他封裝和布線方案。

優(yōu)先選擇可能是增加天線元件數(shù)量以使用集成到RFIC中的SiGe BiCMOS功率放大器。圖4顯示，若將元件數(shù)量加倍，達到約256 時，SiGe放大器便能滿足輸出功率要求。功耗的增幅很小，而且可以把SiGe BiCMOS RFIC放到天線元件 (28 GHz) 的λ/2間距以內(nèi)。

將這一做法擴展到CMOS，我們發(fā)現(xiàn)CMOS也能實現(xiàn)整體60dBm EIRP，但從技術(shù)圖看，元件數(shù)量還要加倍。因此，這種方案會導致尺寸和功耗增加，考慮到電流技術(shù)限制，CMOS方法不是可行的選擇。

我們的分析表明：同時考慮功耗和集成尺寸的話，當前實現(xiàn)60dBm EIRP天線的最佳方案是將SiGe BiCMOS技術(shù)集成到RFIC中。 然而，如果考慮將更低功耗的天線用于CPE，那么CMOS當然是可行的方案。

這一分析是基于當前可用技術(shù)，但毫米波硅工藝和設計技術(shù)正在取得重大進步。我們預計未來的硅工藝會有更好的能效和更高的 輸出功率能力，將能實現(xiàn)更小的尺寸并進一步優(yōu)化天線尺寸。

隨著5G的到來日益臨近，設計人員將持續(xù)遇到挑戰(zhàn)。為毫米波無線電應用確定最佳技術(shù)方案時，考慮信號鏈的所有方面和不同IC工藝的各種優(yōu)勢是有益的。隨著5G生態(tài)系統(tǒng)不斷發(fā)展，ADI公司依托獨有的比特到毫米波能力，致力于為客戶提供廣泛的技術(shù)組合（包括各種電路設計工藝）和系統(tǒng)化方法。