近日，北京大學彭練矛院士/張志勇教授團隊造出一款基于陣列碳納米管的 90nm 碳納米管晶體管，具備可以高度集成的能力。
圖 | 張志勇（來源：張志勇）
這意味著在 90nm 及以下技術節點的數字集成電路中，碳納米管半導體具備一定的應用潛力，同時這也為進一步探索全碳基集成電路提供了深入見解。
對于相關論文審稿人評價稱：“研究人員展示了面積小于 1 平方微米的 6 管 SRAM 單元，是新型集成電路技術的里程碑。”
研究中，通過利用該團隊此前研發的碳納米管陣列薄膜，以及借助縮減晶體管柵長和源漏接觸長度的手段，課題組制備出柵間距（CGP， contacted gate pitch）為 175nm 的碳納米管晶體管，其開態電流達到 2.24mA/μm、峰值跨導 gm 為 1.64mS/μm。相比 45nm 的硅基商用節點器件，該晶體管的性能更高。
（來源：Nature Electronics）
基于此，該團隊根據業界的集成度標準，制備一款靜態隨機存取存儲器單元（SRAM，Static Random-Access Memory），其整體面積僅有 0.976 平方微米，包含 6 個晶體管（6T）。
在主流的數字集成電路技術中，SRAM 單元面積是衡量實際集成密度的重要參數。盡管大量研究都曾演示過碳納米管或低維半導體材料的 6T SRAM，但是它們的單元面積遠遠大于硅基 90nm 節點的 SRAM 單元，在集成度依然有待提高。
而該課題組首次采用非硅基的半導體材料，造出整體面積小于 1 平方微米的 6-T SRAM 電路，這表明碳基數字集成電路完全可以滿足 90nm 技術節點的集成度需求。
（來源：Nature Electronics）
在此基礎之上，該團隊進一步探索了碳基晶體管縮減的可能性，證明按照嚴格的工業門標準，完全可以將碳基晶體管縮減到亞 10nm 的技術節點。
考慮到低維半導體器件在接觸電阻的時候，會讓電阻隨著接觸長度的縮減而出現急劇增大，這會讓器件的整體尺寸無法縮減。
為此，課題組提出全接觸的結構，結合側面接觸和末端接觸的載流子注入機制，讓器件不僅表現出更低的接觸電阻，并能擁有更弱的接觸長度依賴性。
基于全接觸的結構，該團隊嘗試將碳管晶體管 CGP 縮減至 55nm，這對應著硅基晶體管中的 10nm 技術節點。與此同時，這款碳管晶體管的性能卻優于基于硅基的 10nm 節點的 PMOS 晶體管。
（來源：Nature Electronics）
本次成果同時展示了碳納米管晶體管在性能和集成度上的優勢，結合其工藝簡單、低功耗以及適合單片三維集成的特點，將讓碳納米管晶體管技術在高性能數字集成電路領域中發揮重大優勢，從而成為一種通用的芯片平臺技術，進而有望用于高性能計算、人工智能、寬帶通信、智能傳感等領域。
據了解，集成電路的主要發展方式是通過縮減晶體管尺寸提高性能和集成度，同時降低功耗和制造成本。為了繼續推進集成電路的發展，針對未來電子學的核心材料、器件結構以及系統架構，學界和業界進行了廣泛探索和深入研究。
其中，最受關注的方式是：采用超薄、高載流子遷移率的半導體，來構建包括二維半導體材料、一維半導體納米線和碳納米管等 CMOS（Complementary metal Oxide Semiconductor，互補金屬氧化物半導體）器件，這些器件比硅基晶體管具有更好的可縮減性和更高的性能。因此，一直以來人們使用這些器件來構建納米晶體管。
目前，碳納米管晶體管已經展現出超越商用硅基晶體管的潛力，在數字集成電路應用中被寄予厚望。
然而，多數研究僅僅關注器件的柵長縮減，并未真正展現碳納米管晶體管在集成度上的潛力。而集成電路關注的主要技術指標是多方面的，包括性能、功耗和集成度。
早在 2018 年初，張志勇就打算按照集成電路業界的技術節點發布標準，研發基于 90nm 技術節點的碳納米管 CMOS 芯片工藝。
張志勇說：“為此，我先是考察了材料、設備、工藝技術的成熟度，然后物色和培養主攻這一方向的博士生林艷霞，耗時一年之久我培訓了林艷霞在器件物理和工藝上的知識。”
后來，張志勇交給林艷霞一項目標：完成最小的晶體管和集成電路單元，并使用學校實驗室的研究型設備，來完成使用業界頂級設備都難以完成的工藝。
這不僅要求林艷霞要對器件物理有著深入理解，還得具備精湛的實驗技巧，最重要的是需要堅韌的品質。
后來，林艷霞整整做了五年。“中途又經歷了新冠三年，實驗斷斷續續，她也多次瀕臨情緒奔潰。印象最深的是有兩次她哭著跟我抱怨：老師為什么把這么難的事讓我做？但她還是堅持下來，完成了這項工作。”張志勇說。
最終，相關論文以《將對齊的碳納米管晶體管縮放到低于 10nm 節點》（Scaling aligned carbon nanotube transistors to a sub-10nm node）為題發在 Nature Electronics[1]。
北京大學前沿交叉學科研究院博士生林艷霞和北京大學碳基電子學研究中心曹宇副研究員是共同一作，北京元芯碳基集成電路研究院、北京大學電子學院、碳基電子學研究中心彭練矛院士和張志勇教授擔任共同通訊作者。
圖丨相關論文（來源：Nature Electronics）
另據悉，目前該團隊研發的高靈敏碳納米管晶體管氫氣傳感器產品已經上市，其探測限可以達到 0.5ppm，屬于最高端的氫氣傳感器產品，也是世界首款碳納米管芯片產品。
相關的碳納米管生物傳感芯片也在研發中，預計近兩年將會推向市場，以用于食品安全、病毒檢測、慢病早篩、醫學診斷等領域。
不過，要想實現高性能的數字集成電路還需要 CMOS 晶體管的參與，而本次研究僅僅展示了 PMOS 晶體管的尺寸縮減、以及全 PMOS 的微縮電路，因此需要進一步探索 NMOS（N-metal-Oxide-Semiconductor，N 型金屬-氧化物-半導體）晶體管的縮減，借此展示 CMOS 電路的縮減能力，以及實現 6T CMOS 的靜態隨機存取存儲器。
相比 PMOS 晶體管，碳基 NMOS 晶體管的縮減面臨著更大的挑戰。主要原因在于 NMOS 器件的源漏接觸，采用比較活潑的金屬鈧，這很容易被氧化。
特別是縮減到比較細的線條時，這會導致器件的接觸電阻劇增，進而導致器件的性能迅速惡化，故很難在保持性能的前提下，將碳管 NMOS 晶體管的整體尺寸縮減到 200nm。
因此，課題組將通過采用特殊工藝，將碳管 NMOS 器件縮減到 10nm 及以下節點，真正實現先進技術節點的碳管 CMOS 工藝。
另外，目前該團隊采用的工藝主要基于實驗室，而非標準的工業化技術。比如，目前學界廣泛使用的剝離工藝, 根本無法滿足大規模集成電路的實際需求，因此需要換成業界標準的干法刻蝕工藝。
所以，課題組打算發展基于碳納米管 CMOS 晶體管的標準化工藝，推進碳基芯片的工程化發展。
那么，目前碳納米管芯片處于怎樣的發展現狀？是否已經或者預計何時可以投入商用？
張志勇表示：“我們在碳基材料和器件制備領域掌握了核心技術，并已初步打通材料、器件和芯片展示的主要環節，具備面向未來的技術推進能力和設備升級能力。”
結合傳統集成電路的加工、設計平臺和技術，以及組織管理經驗，該團隊完全有可能在全球領域內率先取得突破。
而隨著碳基電子技術的發展，也有望產生全新的芯片技術和新的產業鏈。從目前的技術發展趨勢來看，碳納米管芯片正處于工程化的迭代過程，未來即將形成完整的技術鏈條。
不過，要想造出能用于高端數字集成電路還需要一定的時間，因此可以采取“沿途下蛋”的方法。
具體來說，碳基電子技術將在未來 3 年左右用于傳感器芯片領域，以及在未來 5-8 年左右用于射頻芯片領域，并將在未來 15 年內用于高端數字芯片領域。
到 2037 年，有望實現碳基 7nm 工藝（相當于硅基 2/1nm 工藝），屆時將形成完整的碳基電子產業生態，碳基芯片也將被真正用于主流高性能邏輯芯片領域，從而讓碳基電子技術全面超越傳統半導體技術。
最后，張志勇表示：“未來已來，碳納米管芯片即將走出學術期刊，走進我們的生活。”
