原文標(biāo)題：集成電路學(xué)部游海龍教授課題組在EDA硬件仿真編譯領(lǐng)域取得系列重要學(xué)術(shù)成果

近日，西安電子科技大學(xué)集成電路學(xué)部游海龍教授、李聰教授課題組在EDA中的硬件仿真編譯領(lǐng)域取得一系列新進(jìn)展和重要學(xué)術(shù)成果，研究成果相繼被IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems（TCAD，CCFA類）和EDA領(lǐng)域國際頂級會(huì)議（ICCAD、DATE）接收和發(fā)表，是學(xué)校作為第一作者單位第一篇被ICCAD會(huì)議收錄的論文。相關(guān)研究工作獲得國家自然科學(xué)基金項(xiàng)目、華為技術(shù)有限公司、上海思爾芯技術(shù)股份有限公司等校企合作項(xiàng)目資助，相關(guān)成果應(yīng)用于我國硬件仿真器研發(fā)。

硬件仿真器（EMU）以其容量、性能、可調(diào)試性方面的獨(dú)特優(yōu)勢，從誕生以來不斷發(fā)展，已經(jīng)是仿真驗(yàn)證中的基礎(chǔ)性EDA工具，也引領(lǐng)著芯片驗(yàn)證技術(shù)的不斷革新。硬件編譯技術(shù)是硬件仿真器研發(fā)的關(guān)鍵。課題組面向FPGA、專用CPU等兩種技術(shù)路線的EMU中電路劃分，求解經(jīng)典的超圖劃分N-P難問題領(lǐng)域，創(chuàng)新提出了面向多FPGA系統(tǒng)、處理器調(diào)度驅(qū)動(dòng)的電路劃分框架，實(shí)現(xiàn)了數(shù)十億規(guī)模的超圖劃分高效優(yōu)化求解，取得了相關(guān)成果。

為解決數(shù)十億規(guī)模的電路仿真中調(diào)度驅(qū)動(dòng)的劃分問題，2024國際計(jì)算機(jī)輔助設(shè)計(jì)會(huì)議（ICCAD）收錄了研究團(tuán)隊(duì)最新研究成果，在 TopoOrderPart: a Multi-level Scheduling-Driven Partitioning framework for Processor-based Emulation 的論文中，創(chuàng)新性地提出一種拓?fù)湫蚓飧兄碾娐穭澐炙惴蚣堋Ｔ摲椒ㄍㄟ^將大規(guī)模電路根據(jù)拓?fù)湫蚓舛冗M(jìn)行高效的聚類，巧妙地利用電路節(jié)點(diǎn)的連接度和拓?fù)渚舛全@取初始結(jié)果，進(jìn)而在每一層展開電路上進(jìn)行有效的改善，實(shí)現(xiàn)了編譯流程中的高質(zhì)量劃分。這一創(chuàng)新性方法不僅填補(bǔ)了調(diào)度驅(qū)動(dòng)的電路劃分方向的研究空白，也為高性能的硬件仿真提供了重要研究思路。該工作的第一作者為集成電路學(xué)部2022級博士研究生畢舜陽，西安電子科技大學(xué)為第一完成單位，游海龍教授為通訊作者。

拓?fù)湫蚓飧兄碾娐穭澐址椒?

為解決因多FPGA系統(tǒng)拓?fù)洹DM等因素導(dǎo)致劃分后電路時(shí)序性能下降的問題，研究團(tuán)隊(duì)在 MaPart: An Efficient Multi-FPGA System-Aware Hypergraph Partitioning framework 論文中創(chuàng)新性地提出了一個(gè)零違例的高效劃分器TopoPart+，該劃分器被集成在一個(gè)二分查找的算法框架中，實(shí)現(xiàn)最小hop的初始劃分方案，進(jìn)而在拓?fù)涓兄蛽砣窂津?qū)動(dòng)的改善下得到細(xì)化的高質(zhì)量劃分結(jié)果。為控制布線階段的hop的延時(shí)，團(tuán)隊(duì)還巧妙地結(jié)合分層圖思想實(shí)現(xiàn)了布線算法。這一系列突破性的工作極大地提升了電路仿真時(shí)序性能，展現(xiàn)了在時(shí)序驅(qū)動(dòng)的劃分的重要進(jìn)展。該成果論文于2024年4月被計(jì)算機(jī)輔助設(shè)計(jì)領(lǐng)域頂級國際學(xué)術(shù)期刊TCAD（IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems）錄用并出版，該工作的第一作者為集成電路學(xué)部2020級博士研究生李本正，第二作者為2022級博士研究生畢舜陽，游海龍教授為通訊作者，西安電子科技大學(xué)為第一完成單位。

MaPart的算法框架

為解決多FPGA系統(tǒng)劃分中因拓?fù)溥`例導(dǎo)致劃分后時(shí)序性能下降的問題，2024歐洲設(shè)計(jì)、自動(dòng)化與測試會(huì)議（DATE）收錄了研究團(tuán)隊(duì)游海龍教授研究團(tuán)隊(duì) An Efficient Hypergraph Partitioner under Inter - Block Interconnection Constraints 論文，并于7月受邀做大會(huì)報(bào)告。論文提供了一種消除違例的候選FPGA傳播算法，結(jié)合高效的劃分算法，該方案最終可實(shí)現(xiàn)多FPGA系統(tǒng)劃分后零違例的目標(biāo)，潛在提升了編譯的時(shí)序性能，為實(shí)現(xiàn)高性能硬件仿真和原型驗(yàn)證方面提供了廣闊應(yīng)用前景。該工作的第一作者為集成電路學(xué)部2020級博士研究生李本正，游海龍教授為通訊作者，西安電子科技大學(xué)為第一完成單位。

候選FPGA傳播算法原理

據(jù)了解，TCAD（IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems）是集成電路與系統(tǒng)計(jì)算機(jī)輔助設(shè)計(jì)領(lǐng)域國際公認(rèn)的最頂尖學(xué)術(shù)期刊，也是中國計(jì)算機(jī)學(xué)會(huì)（CCF）認(rèn)定的A類期刊。國際計(jì)算機(jī)輔助設(shè)計(jì)會(huì)議（ICCAD）和歐洲設(shè)計(jì)、自動(dòng)化與測試會(huì)議(DATE)是EDA領(lǐng)域水平最高的國際會(huì)議之一，是中國計(jì)算機(jī)學(xué)會(huì)（CCF）推薦的計(jì)算機(jī)體系結(jié)構(gòu)與高性能計(jì)算方向頂級國際學(xué)術(shù)會(huì)議，會(huì)議每年文章投稿量近千篇，每年的接收率僅為20%-25%。上述三篇論文的發(fā)表向外界充分展示了西安電子科技大學(xué)在EDA領(lǐng)域的最新研究成果，標(biāo)志著西安電子科技大學(xué)在該領(lǐng)域的研究得到了國際同行的進(jìn)一步認(rèn)可。